在上一代摩尔定律中，集成度、成本、性能等多个因素最后都转换成了一个指标即特征尺寸，那么在高级封装领域有没有类似的单一代表性指标呢？认为在高级封装领域，这个指标就是芯片间互联的间距。
随着芯片间互联间距的降低，芯片间的IO密度提升，同时芯片间通信的带宽也相应提升。在高级封装时代，由于主要的推动力和推动厂商来自于高性能计算领域，因此高级封装对于芯片系统性能带来的提升得到了更多关注。而如前所述，IO密度和通信带宽恰恰是高级封装给芯片系统带来性能提升的关键，而这样的性能提升都可以归结到芯片间互联的间距这个指标上。
除此之外，芯片间互联还将影响高级封装系统的集成度和集成颗粒度。随着芯片间互联间距的减小，高级封装之间芯片堆叠的颗粒度也会越来越细，从之前的处理器核之间的堆叠，逐渐继续细化到IP和IP之间的堆叠，以及更进一步把单个IP拆到不同的堆叠芯片间，直至实现晶体管颗粒度的堆叠。这样的进一步细分可以拥有传统2D集成电路无法实现的能力（例如不同IP之间通过3D堆叠可以大大降低走线长度），从而最终实现传统2D电路无法实现的集成度。
TSMC在今年的HOTCHIPS上给出了规划，即满足互联密度每两年翻一倍。这样一来，高级封装的摩尔定律的所有要素都已经齐全：半导体芯片进化的方向，背后的经济学逻辑，关键指标，以及技术演进时间规律（两年翻一番）。我们认为，高级封装的摩尔定律将会在芯片集成度和性能方面慢慢获得更多的权重，最终实现和半导体器件特征尺寸的摩尔定律一起成为下一代半导体行业的演进规律。
